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- [Arm프로세서] 캐시: 캐시 관련 어셈블리 명령어(0)2022.07.22
- [Arm프로세서] 캐시: 캐시 관련 용어 알아보기(Arm 아키텍처 관점)(0)2022.07.22
- [Arm프로세서] 캐시: 캐시와 관련된 시스템 레지스터 - CCSIDR_EL1 (0)2022.07.16
- [Arm프로세서] 캐시: 캐시와 관련된 시스템 레지스터 - CLIDR_EL1(0)2022.07.16
- [Arm프로세서] 캐시: 캐시와 관련된 시스템 레지스터 - CTR_EL0(0)2022.07.16
- [Arm프로세서] Cortex 프로세서 별 캐시 스팩 (0)2022.06.27
- [Arm프로세서] 캐시(Cache): Set-associative 캐시 구조(0)2022.06.27
- [Arm프로세서] 캐시(Cache): Direct-Mapped 캐시 구조(0)2022.06.12
- [Arm프로세서] 캐시(Cache): Arm 프로세서의 캐시 구조(0)2022.06.12
- [Arm프로세서] 캐시(Cache): 멀티 캐시 정책(0)2022.06.10
- 미분류
- 2022/07/22 10:57
캐시를 설정하거나 원하는 방식으로 캐시를 구동하려면 캐시와 연관된 시스템 레지스터만 설정해야 한다고 생각할 수 있습니다. Arm 아키텍처에서는 캐시를 세세하게 동작시킬 수 있는 어셈블리 명령어를 제공합니다.이번에는 캐시를 제어하는 어셈블리 명령어를 알아봅시다.표 17.5 캐시 관련 어셈블리 명령어시스템을 초기화할 때 캐시를 원하는 방식으로 설정해야 성능...
- Arm: Cache and Barrier
- 2022/07/22 10:56
Arm 아키텍처는 캐시를 제어하는 명령어를 제공하는데, 명령어의 동작 원리를 제대로 파악하려면 Arm 아키텍처에서 정의된 캐시의 동작과 관련된 용어를 알아야 합니다. 먼저 캐시와 관련된 용어를 소개하고 캐시를 제어하는 명령어를 소개합니다.실전 개발에서 캐시의 동작을 설명할 때 '캐시 플러시(Cache Flush)'란 용어를 많이 씁니다. 일반적으로 캐시...
- Arm: Cache and Barrier
- 2022/07/16 15:10
CCSIDR_EL1은 Current Cache Size ID Register의 약자로 현재 설정된 캐시의 전반적인 정보를 알려주는 레지스터입니다. 다음 그림은 CCSIDR_EL1 레지스터의 비트 맵을 나타냅니다. 그림 17.14 CCSIDR_EL1 레지스터의 비트 맵CCSIDR_EL1 레지스터를 구성하는 비트 맵을...
- Arm: Cache and Barrier
- 2022/07/16 15:08
CLIDR_EL1는 Cache Level ID Register의 약자로 캐시의 타입과 각각 캐시 레벨에서 구현 방식을 설정할 수 있는 레지스터입니다. CLIDR_EL1 레지스터를 통해 최상위 통합 캐시 레벨과 최상위 캐시 일관성 레벨을 알 수 있습니다.다음 그림에서 CLIDR_EL1 레지스터의 비트 맵을 확인할 수 있습니다. 그림 17.13 C...
- Arm: Cache and Barrier
- 2022/07/16 15:06
CTR_EL0은 Cache Type Register의 약자로 캐시 아키텍처의 정보를 제공하는 레지스터입니다.일반적으로 시스템이 부팅하는 과정에서 CTR_EL0 레지스터를 설정합니다.다음 그림은 CTR_EL0 레지스터의 비트 맵입니다. 그림 17.12 CTR_EL0 레지스터의 비트 맵CTR_EL0 레지스터를 구성하는 비트 맵을 살펴보겠습니다.Im...
- Arm: Cache and Barrier
- 2022/06/27 11:29
캐시를 배울 때 가장 먼저 "Armv7 아키텍처와 Armv8 아키텍처 별로 캐시는 서로 다른 방식으로 구현됐을까?"라는 의문이 생길 수 있습니다. 근데 이 질문에 약간 오류가 있습니다. 캐시는 일반적으로 프로세서마다 약간 다른 방식으로 구현돼 있기 때문입니다. 그래서 "Armv7 아키텍처와 Armv8 아키텍처 기반의 Arm 프로세서 제품군에서 캐시는 서...
- Arm: Cache and Barrier
- 2022/06/27 11:28
Set-associative 캐시는 하나의 Set(집합)가 여러 개의 캐시 엔트리로 구성된 캐시 구조입니다. Set-associative란 용어에서 Set은 수학에서 정의된 집합으로 비유할 수 있는데, 하나의 Set가 여러 개의 캐시 엔트리로 구성된 구조입니다. 다음 그림을 보면서 Set-associative 캐시의 구조를 배워 봅시다.&nbs...
- Arm: Cache and Barrier
- 2022/06/12 22:34
Direct-Mapped 캐시는 가장 단순한 캐시 구조입니다. 사실 이전 절에서 다뤘던 캐시의 구조는 모두 Direct-Mapped 입니다. 이번에는 다음 그림을 보면서 Direct-Mapped 캐시의 구조 배워봅시다. 그림 17.9 Direct-Mapped 캐시의 구조그림 왼쪽 부분은 캐시, 오른쪽 부분은 메인 메모리의 주소 공간을 ...
- Arm: Cache and Barrier
- 2022/06/12 22:33
CPU의 캐시를 설계하는 방식은 다양합니다. 이 중에 CPU 아키텍처에서 많이 사용되는 캐시 구조는 크게 다음과 같이 분류할 수 있습니다. Direct-Mapped 캐시 Set-Associative 캐시 Fully-Associative 캐시위에서 소개한 캐시 구조 중에 Arm 프로세서의 캐시는 주로 어떤 방식으로 구현돼 있을까요? 바로 Set-As...
- Arm: Cache and Barrier
- 2022/06/10 10:16
캐시를 L1, L2, L3 캐시와 계층 구조로 설계한다면 다음과 같은 요구 사항을 생각해 볼 필요가 있습니다. 상위와 하위 레벨에 있는 캐시에 데이터를 중복해 저장할 것인가? 중복해 보관하지 않으면 어떤 방식으로 데이터를 중복하지 않게 보관할 것인가?위 요구 사항에 따라 멀티 캐시를 구현하는 방식은 크게 3가지로 분류할 수 있는데 이를 멀티 캐시 정...
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