태그 : armv8 요약보기전체보기목록닫기
- [Arm Architecture] currentEL: Debugging(0)2022.08.08
- [Arm프로세서] GIC: 인터럽트 콘트롤러가 필요한 이유(0)2022.08.03
- [Arm프로세서] 캐시: 캐시와 관련된 시스템 레지스터 - CLIDR_EL1(0)2022.07.16
- [Arm프로세서] 캐시: 캐시와 관련된 시스템 레지스터 - CTR_EL0(0)2022.07.16
- [Arm프로세서] Cortex 프로세서 별 캐시 스팩 (0)2022.06.27
- [Arm프로세서] 캐시(Cache): Set-associative 캐시 구조(0)2022.06.27
- [Arm프로세서] 캐시(Cache): Arm 프로세서의 캐시 구조(0)2022.06.12
- [Arm프로세서] 캐시(Cache): 멀티 캐시 정책(0)2022.06.10
- [Arm프로세서] 캐시(Cache): 멀티 캐시를 구성하는 원리(0)2022.06.10
- [Arm프로세서] 멀티 레벨 캐시(0)2022.06.07
- Armv8: Exception Level(EL)
- 2022/08/08 09:44
currentEL system register is designed to hold exception level.Now let's take a look at the currentEL in more details.With the below T32 command, address at 0x202048 contains "mrs x0, currentel" inst...
- Arm: GIC
- 2022/08/03 15:28
인터럽트 콘트롤러가 필요한 이유는 무엇일까요? 컴퓨터는 다음과 같이 구성돼 있기 때문입니다. ● CPU ● 메모리 ● I/O 장치마이크로 프로세서는 CPU와 메모리를 깊이 있게 다룹니다. 그런데 실제 고객이 사용하는 제품은 키보드나...
- Arm: Cache and Barrier
- 2022/07/16 15:08
CLIDR_EL1는 Cache Level ID Register의 약자로 캐시의 타입과 각각 캐시 레벨에서 구현 방식을 설정할 수 있는 레지스터입니다. CLIDR_EL1 레지스터를 통해 최상위 통합 캐시 레벨과 최상위 캐시 일관성 레벨을 알 수 있습니다.다음 그림에서 CLIDR_EL1 레지스터의 비트 맵을 확인할 수 있습니다. 그림 17.13 C...
- Arm: Cache and Barrier
- 2022/07/16 15:06
CTR_EL0은 Cache Type Register의 약자로 캐시 아키텍처의 정보를 제공하는 레지스터입니다.일반적으로 시스템이 부팅하는 과정에서 CTR_EL0 레지스터를 설정합니다.다음 그림은 CTR_EL0 레지스터의 비트 맵입니다. 그림 17.12 CTR_EL0 레지스터의 비트 맵CTR_EL0 레지스터를 구성하는 비트 맵을 살펴보겠습니다.Im...
- Arm: Cache and Barrier
- 2022/06/27 11:29
캐시를 배울 때 가장 먼저 "Armv7 아키텍처와 Armv8 아키텍처 별로 캐시는 서로 다른 방식으로 구현됐을까?"라는 의문이 생길 수 있습니다. 근데 이 질문에 약간 오류가 있습니다. 캐시는 일반적으로 프로세서마다 약간 다른 방식으로 구현돼 있기 때문입니다. 그래서 "Armv7 아키텍처와 Armv8 아키텍처 기반의 Arm 프로세서 제품군에서 캐시는 서...
- Arm: Cache and Barrier
- 2022/06/27 11:28
Set-associative 캐시는 하나의 Set(집합)가 여러 개의 캐시 엔트리로 구성된 캐시 구조입니다. Set-associative란 용어에서 Set은 수학에서 정의된 집합으로 비유할 수 있는데, 하나의 Set가 여러 개의 캐시 엔트리로 구성된 구조입니다. 다음 그림을 보면서 Set-associative 캐시의 구조를 배워 봅시다.&nbs...
- Arm: Cache and Barrier
- 2022/06/12 22:33
CPU의 캐시를 설계하는 방식은 다양합니다. 이 중에 CPU 아키텍처에서 많이 사용되는 캐시 구조는 크게 다음과 같이 분류할 수 있습니다. Direct-Mapped 캐시 Set-Associative 캐시 Fully-Associative 캐시위에서 소개한 캐시 구조 중에 Arm 프로세서의 캐시는 주로 어떤 방식으로 구현돼 있을까요? 바로 Set-As...
- Arm: Cache and Barrier
- 2022/06/10 10:16
캐시를 L1, L2, L3 캐시와 계층 구조로 설계한다면 다음과 같은 요구 사항을 생각해 볼 필요가 있습니다. 상위와 하위 레벨에 있는 캐시에 데이터를 중복해 저장할 것인가? 중복해 보관하지 않으면 어떤 방식으로 데이터를 중복하지 않게 보관할 것인가?위 요구 사항에 따라 멀티 캐시를 구현하는 방식은 크게 3가지로 분류할 수 있는데 이를 멀티 캐시 정...
- Arm: Cache and Barrier
- 2022/06/10 10:15
이어서 Arm 아키텍처 문서에서 발췌한 다이어그램을 보면서 멀티 레벨 캐시의 구조를 알아봅시다. 그림 17.8 기본적인 캐시의 구조(출처: ARM® Cortex®-A Series Version: 1.0, Programmer’s Guide for ARMv8-A) 그림을 보면 알 수 있듯이, 프로세서 내에 캐시가 하나만 ...
- Arm: Cache and Barrier
- 2022/06/07 06:02
캐시의 구조와 기본 동작 원리를 숙지하면 "프로세서 내부에 CPU 근처에 캐시가 하나가 있겠구나"라고 여깁니다. 하지만 Arm 프로세서를 비롯한 대부분 프로세서는 멀티 레벨로 캐시를 구성합니다. Arm 아키텍처 문서를 보면 실제 캐시는 L1 캐시로 혹은 L2 캐시로 구성돼 있다는 사실을 알게 됩니다. 캐시의 동작 원리를 제대로 파악하려면 멀티 레벨 캐시...
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