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- [Arm프로세서] Cortex 프로세서 별 캐시 스팩 (0)2022.06.27
- [Arm프로세서] 캐시(Cache): Set-associative 캐시 구조(0)2022.06.27
- [Arm프로세서] 캐시(Cache): Direct-Mapped 캐시 구조(0)2022.06.12
- [Arm프로세서] 캐시(Cache): Arm 프로세서의 캐시 구조(0)2022.06.12
- [Arm프로세서] 캐시(Cache): 멀티 캐시 정책(0)2022.06.10
- [Arm프로세서] 캐시(Cache): 멀티 캐시를 구성하는 원리(0)2022.06.10
- [Arm프로세서] 캐시의 성능 지표(0)2022.06.07
- [Arm프로세서] 멀티 레벨 캐시(0)2022.06.07
- [Arm프로세서] 캐시 미스 동작(0)2022.05.30
- [Arm프로세서] 캐시 히트 동작(0)2022.05.23
- Arm: Cache and Barrier
- 2022/06/27 11:29
캐시를 배울 때 가장 먼저 "Armv7 아키텍처와 Armv8 아키텍처 별로 캐시는 서로 다른 방식으로 구현됐을까?"라는 의문이 생길 수 있습니다. 근데 이 질문에 약간 오류가 있습니다. 캐시는 일반적으로 프로세서마다 약간 다른 방식으로 구현돼 있기 때문입니다. 그래서 "Armv7 아키텍처와 Armv8 아키텍처 기반의 Arm 프로세서 제품군에서 캐시는 서...
- Arm: Cache and Barrier
- 2022/06/27 11:28
Set-associative 캐시는 하나의 Set(집합)가 여러 개의 캐시 엔트리로 구성된 캐시 구조입니다. Set-associative란 용어에서 Set은 수학에서 정의된 집합으로 비유할 수 있는데, 하나의 Set가 여러 개의 캐시 엔트리로 구성된 구조입니다. 다음 그림을 보면서 Set-associative 캐시의 구조를 배워 봅시다.&nbs...
- Arm: Cache and Barrier
- 2022/06/12 22:34
Direct-Mapped 캐시는 가장 단순한 캐시 구조입니다. 사실 이전 절에서 다뤘던 캐시의 구조는 모두 Direct-Mapped 입니다. 이번에는 다음 그림을 보면서 Direct-Mapped 캐시의 구조 배워봅시다. 그림 17.9 Direct-Mapped 캐시의 구조그림 왼쪽 부분은 캐시, 오른쪽 부분은 메인 메모리의 주소 공간을 ...
- Arm: Cache and Barrier
- 2022/06/12 22:33
CPU의 캐시를 설계하는 방식은 다양합니다. 이 중에 CPU 아키텍처에서 많이 사용되는 캐시 구조는 크게 다음과 같이 분류할 수 있습니다. Direct-Mapped 캐시 Set-Associative 캐시 Fully-Associative 캐시위에서 소개한 캐시 구조 중에 Arm 프로세서의 캐시는 주로 어떤 방식으로 구현돼 있을까요? 바로 Set-As...
- Arm: Cache and Barrier
- 2022/06/10 10:16
캐시를 L1, L2, L3 캐시와 계층 구조로 설계한다면 다음과 같은 요구 사항을 생각해 볼 필요가 있습니다. 상위와 하위 레벨에 있는 캐시에 데이터를 중복해 저장할 것인가? 중복해 보관하지 않으면 어떤 방식으로 데이터를 중복하지 않게 보관할 것인가?위 요구 사항에 따라 멀티 캐시를 구현하는 방식은 크게 3가지로 분류할 수 있는데 이를 멀티 캐시 정...
- Arm: Cache and Barrier
- 2022/06/10 10:15
이어서 Arm 아키텍처 문서에서 발췌한 다이어그램을 보면서 멀티 레벨 캐시의 구조를 알아봅시다. 그림 17.8 기본적인 캐시의 구조(출처: ARM® Cortex®-A Series Version: 1.0, Programmer’s Guide for ARMv8-A) 그림을 보면 알 수 있듯이, 프로세서 내에 캐시가 하나만 ...
- Arm: Cache and Barrier
- 2022/06/07 06:03
이번 포스트에서 다룬 캐시의 동작을 다시 요약하면 다음과 같습니다. “속도가 빠른 캐시를 CPU 근처에 두고 CPU가 자주 사용하는 데이터를 캐시라는 임시 저장 공간에 두면 성능을 키울 수 있다.” 실제 Arm 프로세서의 메모리 아키텍처 다이어그램을 분석하면 멀티 레벨로 캐시가 구성됐다는...
- Arm: Cache and Barrier
- 2022/06/07 06:02
캐시의 구조와 기본 동작 원리를 숙지하면 "프로세서 내부에 CPU 근처에 캐시가 하나가 있겠구나"라고 여깁니다. 하지만 Arm 프로세서를 비롯한 대부분 프로세서는 멀티 레벨로 캐시를 구성합니다. Arm 아키텍처 문서를 보면 실제 캐시는 L1 캐시로 혹은 L2 캐시로 구성돼 있다는 사실을 알게 됩니다. 캐시의 동작 원리를 제대로 파악하려면 멀티 레벨 캐시...
- Arm: Cache and Barrier
- 2022/05/30 19:44
캐시 히트는 CPU가 접근하는 데이터가 캐시에 존재하면 처리되는 과정입니다. 하지만 캐시에 CPU가 접근하는 데이터가 없을 수도 있습니다. 이 때 메인 메모리에 접근해 데이터를 캐시에 로딩하는데요. 이 과정을 캐시 미스라고 명시합니다.이번에는 다음 그림을 보면서 캐시 미스가 발생하는 과정을 알아봅시다. 그림 17.5 데이터 주소로 캐시에 접근해...
- Arm: Cache and Barrier
- 2022/05/23 12:10
데이터 주소를 바탕으로 캐시에 접근하는 과정을 캐시 룩업(Lookup)이라고 합니다. 캐시 룩업 동작은 크게 캐시 히트와 캐시 미스로 분류됩니다.먼저 캐시에 접근해 캐시 히트가 동작하는 과정을 알아봅시다.캐시 히트 동작캐시는 캐시 라인과 캐시 라인의 속성을 나타내는 하드웨어로 구성돼 있습니다. 다음 그림을 보면서 캐시의 전체 구조를 알아봅시다. ...
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