[Arm프로세서] Cortex 프로세서 별 캐시 스팩

캐시를 배울 때 가장 먼저 "Armv7 아키텍처와 Armv8 아키텍처 별로 캐시는 서로 다른 방식으로 구현됐을까?"라는 의문이 생길 수 있습니다. 근데 이 질문에 약간 오류가 있습니다. 캐시는 일반적으로 프로세서마다 약간 다른 방식으로 구현돼 있기 때문입니다. 그래서 "Armv7 아키텍처와 Armv8 아키텍처 기반의 Arm 프로세서 제품군에서 캐시는 서로 다른 방식으로 구현됐을까?"라고 질문을 할 수 있습니다. Armv7, Armv8 기반의 프로세서 들간의 Arm Lv1/Lv2 캐시를 구성하는 방식은 거의 유사합니다. 

다음 그림을 같이 보겠습니다.

 

그림 17.11 프로세서 별 메모리 아키텍처

(출처: cortex_a72_mpcore_trm_100095_0003_06_en.pdf, DDI0438I_cortex_a15_r4p0_trm.pdf)

그림의 왼쪽 부분은 Armv7 아키텍처에 속하는 Cortex-A15 프로세서의 캐시 구성도입니다. 오른쪽은 Armv8 아키텍처에 속하는 Cortex-A57 프로세서의 캐시 구성도입니다. 구성도를 보면 구조가 거의 비슷하다는 사실을 알 수 있습니다.

이어서 다음 테이블을 보면서 캐시에 대한 Arm 프로세서 별 스팩을 확인해 봅시다. 

 

표 17.4 Arm 프로세서 별 캐시 스팩(Level 1 Memory System)

Cortex-A 패밀리로 분류되는 Arm 프로세서의 스팩을 보면 Way와 캐시 라인과 같은 정보를 확인할 수 있습니다.

#Reference Armv8: 캐시(Cache)

캐시 소개

   캐시란 무엇인가  

   메모리 아키텍처에서 캐시란  

   L1 캐시와 L2 캐시란  

       시간적 지역성(temporal locality)  

       공간 지역성(Spatial Locality)  

       알고리즘 지역성(algorithm locality)   

캐시의 기본 동작 원리

   캐시의 검색 방법

       캐시에 접근하기 위해 주소를 분류하는 방식  

       캐시의 구성 요소  

   캐시 lookup 기본 동작 원리

       캐시 히트 동작  

       캐시 미스 동작  

멀티 레벨 캐시   

   캐시의 성능 지표  

   멀티 캐시를 구성하는 원리   

   멀티 캐시 정책  

Arm Cortex 프로세서의 캐시 구조   

   Direct-Mapped 캐시 구조   

   Set-associative 캐시 구조    

   Arm Cortex 프로세서 별 캐시 스팩    

캐시 제어 레지스터

   CTR_EL0 레지스터  

   CLIDR_EL1 레지스터  

   CCSIDR_EL1 레지스터